Design of self-testable wafer-scale processor arrays

A technique for designing self-testable wafer-scale arrays is presented. Faulty and Fault-free cells (processors, PEs) are indentified in distributed fashion without providing correct responses from the outside. It uses both local comparisons and dissemination of the comparison results. Faults in di...

Celý popis

Podrobná bibliografie

Vydáno v:	International journal of electronics Ročník 69; číslo 5; s. 665 - 671
Hlavní autor:	CHOI, YOON-HWA
Médium:	Journal Article
Jazyk:	angličtina
Vydáno:	London Taylor & Francis Group 01.11.1990 Taylor & Francis
Témata:	Applied sciences Electronics Exact sciences and technology Semiconductor electronics. Microelectronics. Optoelectronics. Solid state devices Processor Circuit design Test Network Defect Algorithm Wafer
ISSN:	0020-7217, 1362-3060
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!