Synthesis method of high speed finite state machines

The paper is concerned with the problem of state assignment and logic optimization of high speed finite state machines. The method is designed for PAL-based CPLDs implementations. Determining the number of logic levels of the transition function before the state encoding process, and keeping the con...

Celý popis

Podrobná bibliografie

Vydáno v:	Bulletin of the Polish Academy of Sciences. Technical sciences Ročník 58; číslo 4; s. 635 - 644
Hlavní autoři:	Czerwiński, R., Kania, D.
Médium:	Journal Article
Jazyk:	angličtina
Vydáno:	Warsaw Versita 01.12.2010 Polish Academy of Sciences
Témata:	Complex Programmable Logic Devices (CPLD) Finite State Machines (FSM) logic optimization Programmable Array Logic (PAL) state assignment tri-state buffer
ISSN:	0239-7528, 2300-1917
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!