A Parallel and Updatable Architecture for FPGA-Based Packet Classification With Large-Scale Rule Sets

As a programmable hardware, field-programmable gate array (FPGA) provides more opportunities for algorithmic network packet classification. Despite more than 10 years of research, the most actively investigated pipeline architectures still struggle to support fast rule search and efficient rule upda...

Celý popis

Podrobná bibliografie

Vydáno v:	IEEE MICRO Ročník 43; číslo 2; s. 110 - 119
Hlavní autoři:	Xin, Yao, Li, Wenjun, Xie, Gaogang, Xu, Yang, Wang, Yi
Médium:	Journal Article
Jazyk:	angličtina
Vydáno:	Los Alamitos IEEE 01.03.2023 The Institute of Electrical and Electronics Engineers, Inc. (IEEE)
Témata:	Classification Classification algorithms Computer architecture Field programmable gate arrays Hardware Modular design Packets (communication) Pipelines Pipelining (computers) Random forests Searching Throughput
ISSN:	0272-1732, 1937-4143
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!