HiRA: Hidden Row Activation for Reducing Refresh Latency of Off-the-Shelf DRAM Chips

DRAM is the building block of modern main memory systems. DRAM cells must be periodically refreshed to prevent data loss. Refresh operations degrade system performance by interfering with memory accesses. As DRAM chip density increases with technology node scaling, refresh operations also increase b...

Celý popis

Podrobná bibliografie

Vydáno v:	2022 55th IEEE/ACM International Symposium on Microarchitecture (MICRO) s. 815 - 834
Hlavní autoři:	Yaglikci, A. Giray, Olgun, Ataberk, Patel, Minesh, Luo, Haocong, Hassan, Hasan, Orosa, Lois, Ergin, Oguz, Mutlu, Onur
Médium:	Konferenční příspěvek
Jazyk:	angličtina
Vydáno:	IEEE 01.10.2022
Témata:	Degradation DRAM DRAM chips Failure analysis memory access latency memory controller Microarchitecture Parallel processing refresh rowhammer Standards organizations System performance
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!