Flexible FPGA implementation of Min-Sum decoding algorithm for regular LDPC codes

Because of their excellent error correction performance, Low-Density Parity Check Codes (LDPC) have become the most widely used technique for forward error correction in almost all modern communications applications. This paper introduces an FPGA implementation of a partial parallel, flexible LDPC d...

Celý popis

Podrobná bibliografie

Vydáno v:	2016 11th International Conference on Computer Engineering & Systems (ICCES) s. 286 - 292
Hlavní autoři:	Sadek, Ahmed M., Hussein, Aziza I.
Médium:	Konferenční příspěvek
Jazyk:	angličtina
Vydáno:	IEEE 01.12.2016
Témata:	Approximation algorithms Complexity theory Decoding FEC Field programmable gate arrays FPGA implementation iterative decoding LDPC minimum sum algorithm Parity check codes partial parallel decoder permutation networks Introduction Program processors Random access memory
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!