Invited Paper: VerilogEval: Evaluating Large Language Models for Verilog Code Generation

The increasing popularity of large language models (LLMs) has paved the way for their application in diverse domains. This paper proposes a benchmarking framework tailored specifically for evaluating LLM performance in the context of Verilog code generation for hardware design and verification. We p...

Celý popis

Podrobná bibliografie

Vydáno v:	Digest of technical papers - IEEE/ACM International Conference on Computer-Aided Design s. 1 - 8
Hlavní autoři:	Liu, Mingjie, Pinckney, Nathaniel, Khailany, Brucek, Ren, Haoxing
Médium:	Konferenční příspěvek
Jazyk:	angličtina
Vydáno:	IEEE 28.10.2023
Témata:	Benchmark testing Codes Combinational circuits Design automation Distance measurement Hardware Hardware design languages
ISSN:	1558-2434
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!