A systolic array architecture for implementing a fast parallel decoding algorithm of one-point AG codes

Previously we proposed a fast parallel decoding algorithm for general one-point algebraic geometric (AG) codes with a systolic array architecture. But, designing the detailed structure of the systolic array and scheduling the relevant procedures remained to be given explicitly, because the proper di...

Ausführliche Beschreibung

Bibliographische Detailangaben

Veröffentlicht in:	1997 IEEE International Symposium on Information Theory S. 378
Hauptverfasser:	Sakata, S., Kurihara, M.
Format:	Tagungsbericht
Sprache:	Englisch Japanisch
Veröffentlicht:	IEEE 22.11.2002
Schlagworte:	Computer architecture Computer science Decoding Design methodology Mathematics Polynomials Processor scheduling Proposals Scheduling algorithm Systolic arrays
ISBN:	9780780339569, 0780339568
Online-Zugang:	Volltext
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