Scalable processor core for high-speed pattern matching architecture on FPGA

In recent pattern matching architecture researches, there has been much attention to high-throughput implementations with reconfiguration on the fly on FPGAs as well as ASICs. In this paper, we propose to use self-organizing approach to synthesize two-dimensional map (cluster) of a simple processing...

Celý popis

Podrobná bibliografie

Vydáno v:	2016 Third International Conference on Digital Information Processing, Data Mining, and Wireless Communications (DIPDMWC) s. 148 - 153
Hlavní autoři:	Alyushin, A. V., Alyushin, S. A., Arkhangelsky, V. G.
Médium:	Konferenční příspěvek
Jazyk:	angličtina
Vydáno:	IEEE 01.07.2016
Témata:	Bandwidth bit-vector Computer architecture Delay effects Field programmable gate arrays Field-Programmable Gate Array (FPGA) packet classification parallel architectures Pattern matching Random access memory self-organizing maps (SOM) stream pattern matching Switches
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!