IP core implementation of a self-organizing neural network

This paper reports on the design issues and subsequent performance of a soft intellectual property (IP) core implementation of a self-organizing neural network. The design is a development of a previous 0.65-/spl mu/m single silicon chip providing an array of 256 neurons, where each neuron stores a...

Ausführliche Beschreibung

Bibliographische Detailangaben

Veröffentlicht in:	IEEE transactions on neural networks Jg. 14; H. 5; S. 1085 - 1096
Hauptverfasser:	Hendry, D.C., Duncan, A.A., Lightowler, N.
Format:	Journal Article
Sprache:	Englisch
Veröffentlicht:	United States IEEE 01.09.2003
Schlagworte:	Artificial neural networks Costs Delay Field programmable gate arrays Hardware Intellectual property Neural networks Neurons Power dissipation Silicon
ISSN:	1045-9227
Online-Zugang:	Volltext
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