A high performance ST-Box based unified AES encryption/decryption architecture on FPGA

•A single integrated and symmetric ST-Box structure followed by a single XOR Network is proposed for a unified AES encryptor and decryptor architecture.•Switching capabilities of BRAM are explored to maximize the performance of system by proposing a duty-cycle based accessing technique.•The Effectiv...

Celý popis

Uloženo v:

Podrobná bibliografie
Vydáno v:	Microprocessors and microsystems Ročník 41; s. 37 - 46
Hlavní autoři:	Kundi, D.-S., Aziz, Arshad, Ikram, Nassar
Médium:	Journal Article
Jazyk:	angličtina
Vydáno:	Elsevier B.V 01.03.2016
Témata:	AES Architecture Asymmetry Blocking BRAM Clocks Encryption Field programmable gate arrays FPGA Hardware Look-Up-Table Symmetry Unified encryptor and decryptor Unified encryptor and decryptor BRAM FPGA AES Look-Up-Table
ISSN:	0141-9331, 1872-9436
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!

Buďte první, kdo okomentuje tento záznam!