ONOFIC approach: low power high speed nanoscale VLSI circuits design

Shrinking in the device dimensions increases the device density on the chip and thus reducing the overall chip area requirement for logic implementation. Minimising the chip area is not a lonely optimisation performance factor for a VLSI chip designer. The other equally important performance paramet...

Celý popis

Podrobná bibliografia

Vydané v:	International journal of electronics Ročník 101; číslo 1; s. 61 - 73
Hlavní autori:	Sharma, V.K., Pattanaik, M., Raj, B.
Médium:	Journal Article
Jazyk:	English
Vydavateľské údaje:	Abingdon Taylor & Francis 02.01.2014 Taylor & Francis LLC
Predmet:	Chips Circuits Design engineering Electrical engineering High speed leakage Current LECTOR nanoscale CMOS ONOFIC PDP
ISSN:	0020-7217, 1362-3060
On-line prístup:	Získať plný text
Tagy:	Pridať tag Žiadne tagy, Buďte prvý, kto otaguje tento záznam!