FPGA based fast and high-throughput 2-slow retiming 128-bit AES encryption algorithm

This paper presents a high throughput digital design of the 128-bit Advanced Encryption Standard (AES) algorithm based on the 2-slow retiming technique on FPGA. The C-slow retiming is a well-known optimization and high performance technique. It can enhance designs with feedback loops and automatical...

Celý popis

Uloženo v:

Podrobná bibliografie
Vydáno v:	Microelectronics Ročník 45; číslo 8; s. 1014 - 1025
Hlavní autoři:	Farashahi, Reza Rezaeian, Rashidi, Bahram, Sayedi, Sayed Masoud
Médium:	Journal Article
Jazyk:	angličtina
Vydáno:	Elsevier Ltd 01.08.2014
Témata:	AES Algorithms Architecture C-Slow retiming Combinational logic circuits Constants Encryption Field programmable gate arrays High-throughput Optimization Pipelining Registers Transformations High-throughput C-Slow retiming Pipelining Combinational logic circuits AES
ISSN:	1879-2391, 0026-2692
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!

Buďte první, kdo okomentuje tento záznam!