ParaLarPD: Parallel FPGA Router Using Primal-Dual Sub-Gradient Method

In the field programmable gate array (FPGA) design flow, one of the most time-consuming steps is the routing of nets. Therefore, there is a need to accelerate it. In a recent work by Hoo et al., the authors have developed a linear programming (LP)-based framework that parallelizes this routing proce...

Ausführliche Beschreibung

Bibliographische Detailangaben

Veröffentlicht in:	Electronics (Basel) Jg. 8; H. 12; S. 1439
Hauptverfasser:	Agrawal, Rohit, Ahuja, Kapil, Hau Hoo, Chin, Duy Anh Nguyen, Tuan, Kumar, Akash
Format:	Journal Article
Sprache:	Englisch
Veröffentlicht:	Basel MDPI AG 01.12.2019
Schlagworte:	Algorithms Critical path Experiments Field programmable gate arrays Iterative algorithms Linear programming Optimization Parallel processing Transistors Wire drawing
ISSN:	2079-9292, 2079-9292
Online-Zugang:	Volltext
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