Optimal circuits for parallel bit reversal

In this paper, we develop novel parallel circuit designs for calculating the bit reversal. To perform bit reversal on 2 n data words, the designs take 2 k (k <; n) words as input each cycle. The circuits consist of concatenated single-port buffers and 2-to-1 multiplexers and use minimum number of...

Ausführliche Beschreibung

Bibliographische Detailangaben

Veröffentlicht in:	2017 54th ACM/EDAC/IEEE Design Automation Conference (DAC) S. 1 - 6
Hauptverfasser:	Ren Chen, Prasanna, Viktor K.
Format:	Tagungsbericht
Sprache:	Englisch
Veröffentlicht:	IEEE 01.06.2017
Schlagworte:	Buffer storage Circuit synthesis Delays Hardware Memory management Ports (Computers) Switches
Online-Zugang:	Volltext
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