Optimal circuits for parallel bit reversal

In this paper, we develop novel parallel circuit designs for calculating the bit reversal. To perform bit reversal on 2 n data words, the designs take 2 k (k <; n) words as input each cycle. The circuits consist of concatenated single-port buffers and 2-to-1 multiplexers and use minimum number of...

Celý popis

Podrobná bibliografie

Vydáno v:	2017 54th ACM/EDAC/IEEE Design Automation Conference (DAC) s. 1 - 6
Hlavní autoři:	Ren Chen, Prasanna, Viktor K.
Médium:	Konferenční příspěvek
Jazyk:	angličtina
Vydáno:	IEEE 01.06.2017
Témata:	Buffer storage Circuit synthesis Delays Hardware Memory management Ports (Computers) Switches
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!