Optimal circuits for parallel bit reversal

In this paper, we develop novel parallel circuit designs for calculating the bit reversal. To perform bit reversal on 2 n data words, the designs take 2 k (k <; n) words as input each cycle. The circuits consist of concatenated single-port buffers and 2-to-1 multiplexers and use minimum number of...

Celý popis

Podrobná bibliografia

Vydané v:	2017 54th ACM/EDAC/IEEE Design Automation Conference (DAC) s. 1 - 6
Hlavní autori:	Ren Chen, Prasanna, Viktor K.
Médium:	Konferenčný príspevok..
Jazyk:	English
Vydavateľské údaje:	IEEE 01.06.2017
Predmet:	Buffer storage Circuit synthesis Delays Hardware Memory management Ports (Computers) Switches
On-line prístup:	Získať plný text
Tagy:	Pridať tag Žiadne tagy, Buďte prvý, kto otaguje tento záznam!