Applying GNNs to Timing Estimation at RTL : (Invited Paper)

In the Electronic Design Automation (EDA) flow, signoff checks, such as timing analysis, are performed only after physical synthesis. Encountered timing violations cause re-iterations of the design flow. Hence, timing estimations at initial design stages, such as Register Transfer Level (RTL), would...

Celý popis

Podrobná bibliografie

Vydáno v:	2022 IEEE/ACM International Conference On Computer Aided Design (ICCAD) s. 1 - 8
Hlavní autoři:	Lopera, Daniela Sanchez, Ecker, Wolfgang
Médium:	Konferenční příspěvek
Jazyk:	angličtina
Vydáno:	ACM 29.10.2022
Témata:	Computer architecture Delay Delays Design automation Electronic Design Automation Estimation Graph Neural Networks Measurement Register Transfer Level Slew Timing Analysis Topology Training data
ISSN:	1558-2434
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!