RTLcheck verifying the memory consistency of RTL designs

Paramount to the viability of a parallel architecture is the correct implementation of its memory consistency model (MCM). Although tools exist for verifying consistency models at several design levels, a problematic verification gap exists between checking an abstract microarchitectural specificati...

Celý popis

Uloženo v:

Podrobná bibliografie
Vydáno v:	MICRO-50 : the 50th annual IEEE/ACM International Symposium on Microarchitecture : proceedings : October 14-18, 2017, Cambridge, MA s. 463 - 476
Hlavní autoři:	Manerkar, Yatin A., Lustig, Daniel, Martonosi, Margaret, Pellauer, Michael
Médium:	Konferenční příspěvek
Jazyk:	angličtina
Vydáno:	New York, NY, USA ACM 14.10.2017
Edice:	ACM Conferences
Témata:	automated verification Computer bugs Computer systems organization > Architectures > Parallel architectures Hardware Hardware > Hardware validation > Functional verification Hardware > Hardware validation > Functional verification > Assertion checking Hardware design languages Memory consistency models Microarchitecture Multicore processing Pipelines RTL SVA memory consistency models RTL automated verification SVA
ISBN:	1450349528, 9781450349529
ISSN:	2379-3155
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!

Buďte první, kdo okomentuje tento záznam!