Hardware transactional memory for GPU architectures

Graphics processor units (GPUs) are designed to efficiently exploit thread level parallelism (TLP), multiplexing execution of 1000s of concurrent threads on a relatively smaller set of single-instruction, multiple-thread (SIMT) cores to hide various long latency operations. While threads within a CU...

Celý popis

Podrobná bibliografie

Vydáno v:	MICRO 44 : Proceedings of the 44th Annual IEEE/ACM Symposium on Microarchitecture, December 4 - 7, 2011 Porto Alegre, RS - Brazil s. 296 - 307
Hlavní autoři:	Fung, Wilson W. L., Singh, Inderpreet, Brownsword, Andrew, Aamodt, Tor M.
Médium:	Konferenční příspěvek
Jazyk:	angličtina
Vydáno:	ACM 01.12.2011
Témata:	Computer architecture Design Graphics processing units Hardware Instruction sets Programming Synchronization System recovery
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!