Invited: Enhancing Test Quality by Targeting Timing Marginalities Due to Process Variations

IC test methodologies all generate scan tests based on logical stuck-at and timing fault models that assume only a single passive physical defect localized at some circuit node. However, transistors fabricated in advanced technologies are subject to increasing random process variations that can sign...

Celý popis

Podrobná bibliografie

Vydáno v:	2025 62nd ACM/IEEE Design Automation Conference (DAC) s. 1 - 4
Hlavní autoři:	Singh, Adit D., Faridi, Mukarram Ali
Médium:	Konferenční příspěvek
Jazyk:	angličtina
Vydáno:	IEEE 22.06.2025
Témata:	Circuit Simulation Delays Digital circuits Integrated circuit modeling Integrated circuit reliability Nonlinear circuits Path Delay Testing Performance evaluation Random processes Silent Error Corruption Testing Threshold voltage Timing Failures Transistors
On-line přístup:	Získat plný text
Tagy:	Přidat tag Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!