Soporte arquitectónico a la sincronización imparcial de lectores y escritores en computadores paralelos
Saved in:
| Title: | Soporte arquitectónico a la sincronización imparcial de lectores y escritores en computadores paralelos |
|---|---|
| Authors: | Vallejo Gutiérrez, Enrique |
| Thesis Advisors: | Beivide Palacio, Ramón, Vallejo Alonso, Fernando, Universidad de Cantabria. Departamento de Electrónica y Computadores |
| Source: | TDR (Tesis Doctorales en Red) |
| Publisher Information: | Universidad de Cantabria, 2010. |
| Publication Year: | 2010 |
| Original Identifier: | SA.541-2010 |
| Subject Terms: | Implicit Transactions, Kilo-Instruction Processors, Locks, Lock Control Unit, Transactional Memory, Parallel Computing, Reader/writer synchronization, Arquitectura y Tecnología de Computadores |
| Time: | 621.3 |
| Description: | La evolución tecnológica en el diseño de microprocesadores ha conducido a sistemas paralelos con múltiples hilos de ejecución. Estos sistemas son más difíciles de programar y presentan overheads mayores que los sistemas uniprocesadores tradicionales, que pueden limitar su rendimiento y escalabilidad: sincronización, coherencia, consistencia y otros mecanismos requeridos para garantizar una ejecución correcta. La programación paralela tradicional se basa en primitivas de sincronización como barreras y locks de lectura/escritura, con alta tendencia a fallos de programación. La Memoria Transaccional (TM) oculta estos problemas de sincronización al programador; sin embargo, múltiples sistemas TM aún se basan en locks, y se beneficiarían de una implementación eficiente de los mismos.Esta tesis presenta nuevas técnicas hardware para acelerar la ejecución de estos programas paralelos. Proponemos un sistema TM híbrido basado en locks de lectura/escritura, que minimiza los overheads del software cuando la aceleración hardware está presente. Desarrollamos un mecanismo para garantizar fairness entre transacciones hardware y software. Introducimos un mecanismo distribuido de aceleración de locks de lectura/escritura, llamado Lock Control Unit. Finalmente, proponemos una organización de multiprocesadores basadas en Kilo-Instruction Processors que garantiza Consistencia Secuencial y permite especulación en secciones críticas. |
| Description (Translated): | Technological evolution in microprocessor design has led to parallel systems with multiple execution threads. These systems are more difficult to program and present higher performance overheads than the traditional uniprocessor systems, what may limit their performance and scalability: synchronization, coherence, consistency and other mechanisms required to guarantee a correct execution. Traditional parallel programming is based on synchronization primitives such as barriers, critical sections and reader/writer locks, highly prone to programming errors. Transactional Memory (TM) removes the synchronization problems from the programmer. However, many TM systems still rely on reader/writer locks, and would get benefited from an efficient implementation.This thesis presents new hardware techniques to accelerate the execution of such parallel programs. We propose a Hybrid TM system based on reader/writer locks, which minimizes the software overheads when acceleration hardware is present, still allowing for correct software-only execution. We propose a mechanism to guarantee fairness between hardware and software transactions is provided. We introduce a low-cost distributed mechanism named the Lock Control Unit to handle fine-grain reader-writer locks. Finally, we propose an organization of a mutiprocessor based on Kilo-Instruction Processors, which guarantees Sequential Consistency while allowing for speculation in critical sections. |
| Document Type: | Dissertation/Thesis |
| File Description: | application/pdf |
| Language: | English |
| ISBN: | 978-84-693-5527-5 84-693-5527-9 |
| Access URL: | http://www.tesisenred.net/TDR-0618110-132624 http://hdl.handle.net/10803/10637 |
| Rights: | ADVERTENCIA. El acceso a los contenidos de esta tesis doctoral y su utilización debe respetar los derechos de la persona autora. Puede ser utilizada para consulta o estudio personal, así como en actividades o materiales de investigación y docencia en los términos establecidos en el art. 32 del Texto Refundido de la Ley de Propiedad Intelectual (RDL 1/1996). Para otros usos se requiere la autorización previa y expresa de la persona autora. En cualquier caso, en la utilización de sus contenidos se deberá indicar de forma clara el nombre y apellidos de la persona autora y el título de la tesis doctoral. No se autoriza su reproducción u otras formas de explotación efectuadas con fines lucrativos ni su comunicación pública desde un sitio ajeno al servicio TDR. Tampoco se autoriza la presentación de su contenido en una ventana o marco ajeno a TDR (framing). Esta reserva de derechos afecta tanto al contenido de la tesis como a sus resúmenes e índices. |
| Accession Number: | edstdx.10803.10637 |
| Database: | TDX |
| FullText | Text: Availability: 0 CustomLinks: – Url: http://www.tesisenred.net/TDR-0618110-132624# Name: EDS - TDX (s4221598) Category: fullText Text: View record in TDX |
|---|---|
| Header | DbId: edstdx DbLabel: TDX An: edstdx.10803.10637 RelevancyScore: 1246 AccessLevel: 3 PubType: Dissertation/ Thesis PubTypeId: dissertation PreciseRelevancyScore: 1245.76635742188 |
| IllustrationInfo | |
| Items | – Name: Title Label: Title Group: Ti Data: Soporte arquitectónico a la sincronización imparcial de lectores y escritores en computadores paralelos – Name: Author Label: Authors Group: Au Data: <searchLink fieldCode="AR" term="%22Vallejo+Gutiérrez%2C+Enrique%22">Vallejo Gutiérrez, Enrique</searchLink> – Name: Author Label: Thesis Advisors Group: Au Data: Beivide Palacio, Ramón<br />Vallejo Alonso, Fernando<br />Universidad de Cantabria. Departamento de Electrónica y Computadores – Name: TitleSource Label: Source Group: Src Data: TDR (Tesis Doctorales en Red) – Name: Publisher Label: Publisher Information Group: PubInfo Data: Universidad de Cantabria, 2010. – Name: DatePubCY Label: Publication Year Group: Date Data: 2010 – Name: AN Label: Original Identifier Group: ID Data: SA.541-2010 – Name: Subject Label: Subject Terms Group: Su Data: <searchLink fieldCode="DE" term="%22Implicit+Transactions%22">Implicit Transactions</searchLink><br /><searchLink fieldCode="DE" term="%22Kilo-Instruction+Processors%22">Kilo-Instruction Processors</searchLink><br /><searchLink fieldCode="DE" term="%22Locks%22">Locks</searchLink><br /><searchLink fieldCode="DE" term="%22Lock+Control+Unit%22">Lock Control Unit</searchLink><br /><searchLink fieldCode="DE" term="%22Transactional+Memory%22">Transactional Memory</searchLink><br /><searchLink fieldCode="DE" term="%22Parallel+Computing%22">Parallel Computing</searchLink><br /><searchLink fieldCode="DE" term="%22Reader%2Fwriter+synchronization%22">Reader/writer synchronization</searchLink><br /><searchLink fieldCode="DE" term="%22Arquitectura+y+Tecnología+de+Computadores%22">Arquitectura y Tecnología de Computadores</searchLink> – Name: Subject Label: Time Group: Su Data: 621.3 – Name: Abstract Label: Description Group: Ab Data: La evolución tecnológica en el diseño de microprocesadores ha conducido a sistemas paralelos con múltiples hilos de ejecución. Estos sistemas son más difíciles de programar y presentan overheads mayores que los sistemas uniprocesadores tradicionales, que pueden limitar su rendimiento y escalabilidad: sincronización, coherencia, consistencia y otros mecanismos requeridos para garantizar una ejecución correcta. La programación paralela tradicional se basa en primitivas de sincronización como barreras y locks de lectura/escritura, con alta tendencia a fallos de programación. La Memoria Transaccional (TM) oculta estos problemas de sincronización al programador; sin embargo, múltiples sistemas TM aún se basan en locks, y se beneficiarían de una implementación eficiente de los mismos.Esta tesis presenta nuevas técnicas hardware para acelerar la ejecución de estos programas paralelos. Proponemos un sistema TM híbrido basado en locks de lectura/escritura, que minimiza los overheads del software cuando la aceleración hardware está presente. Desarrollamos un mecanismo para garantizar fairness entre transacciones hardware y software. Introducimos un mecanismo distribuido de aceleración de locks de lectura/escritura, llamado Lock Control Unit. Finalmente, proponemos una organización de multiprocesadores basadas en Kilo-Instruction Processors que garantiza Consistencia Secuencial y permite especulación en secciones críticas. – Name: Abstract Label: Description (Translated) Group: Ab Data: Technological evolution in microprocessor design has led to parallel systems with multiple execution threads. These systems are more difficult to program and present higher performance overheads than the traditional uniprocessor systems, what may limit their performance and scalability: synchronization, coherence, consistency and other mechanisms required to guarantee a correct execution. Traditional parallel programming is based on synchronization primitives such as barriers, critical sections and reader/writer locks, highly prone to programming errors. Transactional Memory (TM) removes the synchronization problems from the programmer. However, many TM systems still rely on reader/writer locks, and would get benefited from an efficient implementation.This thesis presents new hardware techniques to accelerate the execution of such parallel programs. We propose a Hybrid TM system based on reader/writer locks, which minimizes the software overheads when acceleration hardware is present, still allowing for correct software-only execution. We propose a mechanism to guarantee fairness between hardware and software transactions is provided. We introduce a low-cost distributed mechanism named the Lock Control Unit to handle fine-grain reader-writer locks. Finally, we propose an organization of a mutiprocessor based on Kilo-Instruction Processors, which guarantees Sequential Consistency while allowing for speculation in critical sections. – Name: TypeDocument Label: Document Type Group: TypDoc Data: Dissertation/Thesis – Name: Format Label: File Description Group: SrcInfo Data: application/pdf – Name: Language Label: Language Group: Lang Data: English – Name: ISBN Label: ISBN Group: ISBN Data: 978-84-693-5527-5<br />84-693-5527-9 – Name: URL Label: Access URL Group: URL Data: <link linkTarget="URL" linkTerm="http://www.tesisenred.net/TDR-0618110-132624" linkWindow="_blank">http://www.tesisenred.net/TDR-0618110-132624</link><br /><link linkTarget="URL" linkTerm="http://hdl.handle.net/10803/10637" linkWindow="_blank">http://hdl.handle.net/10803/10637</link> – Name: Copyright Label: Rights Group: Cpyrght Data: ADVERTENCIA. El acceso a los contenidos de esta tesis doctoral y su utilización debe respetar los derechos de la persona autora. Puede ser utilizada para consulta o estudio personal, así como en actividades o materiales de investigación y docencia en los términos establecidos en el art. 32 del Texto Refundido de la Ley de Propiedad Intelectual (RDL 1/1996). Para otros usos se requiere la autorización previa y expresa de la persona autora. En cualquier caso, en la utilización de sus contenidos se deberá indicar de forma clara el nombre y apellidos de la persona autora y el título de la tesis doctoral. No se autoriza su reproducción u otras formas de explotación efectuadas con fines lucrativos ni su comunicación pública desde un sitio ajeno al servicio TDR. Tampoco se autoriza la presentación de su contenido en una ventana o marco ajeno a TDR (framing). Esta reserva de derechos afecta tanto al contenido de la tesis como a sus resúmenes e índices. – Name: AN Label: Accession Number Group: ID Data: edstdx.10803.10637 |
| PLink | https://erproxy.cvtisr.sk/sfx/access?url=https://search.ebscohost.com/login.aspx?direct=true&site=eds-live&db=edstdx&AN=edstdx.10803.10637 |
| RecordInfo | BibRecord: BibEntity: Languages: – Text: English Subjects: – SubjectFull: Implicit Transactions Type: general – SubjectFull: Kilo-Instruction Processors Type: general – SubjectFull: Locks Type: general – SubjectFull: Lock Control Unit Type: general – SubjectFull: Transactional Memory Type: general – SubjectFull: Parallel Computing Type: general – SubjectFull: Reader/writer synchronization Type: general – SubjectFull: Arquitectura y Tecnología de Computadores Type: general Titles: – TitleFull: Soporte arquitectónico a la sincronización imparcial de lectores y escritores en computadores paralelos Type: main BibRelationships: HasContributorRelationships: – PersonEntity: Name: NameFull: Vallejo Gutiérrez, Enrique IsPartOfRelationships: – BibEntity: Dates: – D: 10 M: 06 Type: published Y: 2010 Identifiers: – Type: isbn-print Value: 9788469355275 – Type: isbn-print Value: 8469355279 |
| ResultId | 1 |