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Transforming TLP into DLP with the Dynamic Inter-Thread Vectorization Architecture ; Transformer le TLP en DLP par la vectorisation dynamique entre threads

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Bibliographische Detailangaben
Titel: Transforming TLP into DLP with the Dynamic Inter-Thread Vectorization Architecture ; Transformer le TLP en DLP par la vectorisation dynamique entre threads
Autoren: Kalathingal, Sajith, Collange, Caroline, Narasimha Swamy, Bharath, Seznec, André
Weitere Verfasser: Amdahl's Law is Forever (ALF), Inria Rennes – Bretagne Atlantique, Institut National de Recherche en Informatique et en Automatique (Inria)-Institut National de Recherche en Informatique et en Automatique (Inria)-ARCHITECTURE (IRISA-D3), Institut de Recherche en Informatique et Systèmes Aléatoires (IRISA), Université de Rennes (UR)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), Institut National des Sciences Appliquées (INSA)-Institut National des Sciences Appliquées (INSA)-Université de Bretagne Sud (UBS)-École normale supérieure - Rennes (ENS Rennes)-Institut National de Recherche en Informatique et en Automatique (Inria)-Télécom Bretagne-CentraleSupélec-Centre National de la Recherche Scientifique (CNRS)-Université de Rennes (UR)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), Institut National des Sciences Appliquées (INSA)-Institut National des Sciences Appliquées (INSA)-Université de Bretagne Sud (UBS)-École normale supérieure - Rennes (ENS Rennes)-Institut National de Recherche en Informatique et en Automatique (Inria)-Télécom Bretagne-CentraleSupélec-Centre National de la Recherche Scientifique (CNRS)-Institut de Recherche en Informatique et Systèmes Aléatoires (IRISA), Institut National des Sciences Appliquées (INSA)-Institut National des Sciences Appliquées (INSA)-Université de Bretagne Sud (UBS)-École normale supérieure - Rennes (ENS Rennes)-Télécom Bretagne-CentraleSupélec-Centre National de la Recherche Scientifique (CNRS), Pushing Architecture and Compilation for Application Performance (PACAP), Institut National des Sciences Appliquées (INSA)-Institut National des Sciences Appliquées (INSA)-Université de Bretagne Sud (UBS)-École normale supérieure - Rennes (ENS Rennes)-Institut National de Recherche en Informatique et en Automatique (Inria)-CentraleSupélec-Centre National de la Recherche Scientifique (CNRS)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-Institut Mines-Télécom Paris (IMT)-Université de Rennes (UR)-Institut National des Sciences Appliquées - Rennes (INSA Rennes), Institut Mines-Télécom Paris (IMT)-Institut Mines-Télécom Paris (IMT)-Institut de Recherche en Informatique et Systèmes Aléatoires (IRISA), Institut National des Sciences Appliquées (INSA)-Institut National des Sciences Appliquées (INSA)-Université de Bretagne Sud (UBS)-École normale supérieure - Rennes (ENS Rennes)-CentraleSupélec-Centre National de la Recherche Scientifique (CNRS)-IMT Atlantique (IMT Atlantique), Institut Mines-Télécom Paris (IMT)-Institut Mines-Télécom Paris (IMT), Inria Rennes Bretagne Atlantique
Quelle: https://inria.hal.science/hal-01244938 ; [Research Report] RR-8830, Inria Rennes Bretagne Atlantique. 2015.
Verlagsinformationen: HAL CCSD
Publikationsjahr: 2015
Bestand: Université de Rennes 1: Publications scientifiques (HAL)
Schlagwörter: Simultaneous Multi-Threading, Single Instruction Multiple Data, Single Program Multiple Data, Vectorization, [INFO.INFO-AR]Computer Science [cs]/Hardware Architecture [cs.AR]
Beschreibung: Threads of Single-Program Multiple-Data (SPMD) applications often execute the same instructions on different data. We propose the Dynamic Inter-Thread Vectorization Architecture (DITVA) to leverage this implicit Data Level Parallelism in SPMD applications to create dynamic vector instructions at runtime.DITVA extends an SIMD-enabled in-order SMT processor with an inter-thread vectorization execution mode. In this mode, identical instructions of several threads running in lockstep are aggregated into a single SIMD instruction. DITVA leverages existing SIMD units, balances TLP and DLP with a warp/thread hierarchy, and maintains binary compatibility with existing CPU architectures. ; Les threads des applications SPMD (single-program, multiple-data) exécutent souvent les mêmes instructions sur des données différentes. Nous proposons l'architecture de vectorisation dynamique inter-thread (DITVA) pour tirer parti de ce parallélisme de données (DLP) implicite dans les applications SPMD pour créer des instructions vectorielles dynamiques à l'exécution.DITVA étend un processeur SMT avec unité SIMD par un mode d'exécution à vectorisation inter-thread. Dans ce mode, les instructions identiques de plusieurs threads synchronisés sont agrégées en une instruction SIMD unique. DITVA tire parti des instructions SIMD existantes, équilibre le TLP et DLP par une hiérarchie warp/thread, et maintient la compatibilité binaire avec les architectures CPU existantes.
Publikationsart: report
Sprache: English
Verfügbarkeit: https://inria.hal.science/hal-01244938
https://inria.hal.science/hal-01244938v1/document
https://inria.hal.science/hal-01244938v1/file/RR-8830.pdf
Rights: info:eu-repo/semantics/OpenAccess
Dokumentencode: edsbas.6C9E5E0F
Datenbank: BASE
Beschreibung
Abstract:Threads of Single-Program Multiple-Data (SPMD) applications often execute the same instructions on different data. We propose the Dynamic Inter-Thread Vectorization Architecture (DITVA) to leverage this implicit Data Level Parallelism in SPMD applications to create dynamic vector instructions at runtime.DITVA extends an SIMD-enabled in-order SMT processor with an inter-thread vectorization execution mode. In this mode, identical instructions of several threads running in lockstep are aggregated into a single SIMD instruction. DITVA leverages existing SIMD units, balances TLP and DLP with a warp/thread hierarchy, and maintains binary compatibility with existing CPU architectures. ; Les threads des applications SPMD (single-program, multiple-data) exécutent souvent les mêmes instructions sur des données différentes. Nous proposons l'architecture de vectorisation dynamique inter-thread (DITVA) pour tirer parti de ce parallélisme de données (DLP) implicite dans les applications SPMD pour créer des instructions vectorielles dynamiques à l'exécution.DITVA étend un processeur SMT avec unité SIMD par un mode d'exécution à vectorisation inter-thread. Dans ce mode, les instructions identiques de plusieurs threads synchronisés sont agrégées en une instruction SIMD unique. DITVA tire parti des instructions SIMD existantes, équilibre le TLP et DLP par une hiérarchie warp/thread, et maintient la compatibilité binaire avec les architectures CPU existantes.