Zobraziť v EDS

A Unified Model-Based Framework for the Simplified Execution of Static and Dynamic Assertion-Based Verification

Uložené v:
Podrobná bibliografia
Názov: A Unified Model-Based Framework for the Simplified Execution of Static and Dynamic Assertion-Based Verification
Autori: Muhammad Waseem Anwar, Muhammad Rashid, Farooque Azam, Aamir Naeem, Muhammad Kashif, Wasi Haider Butt
Zdroj: IEEE Access, Vol 8, Pp 104407-104431 (2020)
Informácie o vydavateľovi: Institute of Electrical and Electronics Engineers (IEEE), 2020.
Rok vydania: 2020
Predmety: Runtime Verification, 02 engineering and technology, Model Checking, Model Consistency, Safety Verification, Functional verification, computation tree logic, 0202 electrical engineering, electronic engineering, information engineering, Model-Driven Engineering in Software Development, Unified Modeling Language, Embedded system, Software construction, Model Transformation, systemverilog assertions, Reconfigurable Computing Systems and Design Methods, Static analysis, Computer science, Verilog, TK1-9971, Programming language, Field-programmable gate array, Assertion based verification, Formal verification, Computational Theory and Mathematics, Hardware and Architecture, timed automata, Computer Science, Physical Sciences, Systems Modeling Language, Software system, model based system engineering, embedded systems, Electrical engineering. Electronics. Nuclear engineering, High-level verification, Software, Formal Methods in Software Verification and Control
Popis: L'amélioration de la productivité et la réduction des délais de mise sur le marché sont des exigences essentielles pour le développement de systèmes embarqués modernes et, par conséquent, la vérification complète et rapide de la conception est essentielle. La vérification basée sur l'assertion (VBA) est un paradigme renommé pour atteindre en temps opportun une couverture de test optimale, que ce soit par des techniques statiques ou dynamiques. Cependant, la principale limitation de l'ABV est sa complexité héritée de mise en œuvre de bas niveau. Afin de simplifier son exécution, diverses approches d'ingénierie système basées sur des modèles fournissent une couche d'abstraction plus élevée. Néanmoins, les exigences de vérification complètes, ciblant à la fois l'ABV statique et dynamique dans un cadre unifié, ne sont pas abordées. En outre, la prise en charge de la vérification dynamique est fournie par le biais de certains langages traditionnels (comme C, Verilog) où les fonctionnalités ABV avancées ne peuvent pas être exploitées. Par conséquent, cet article introduit le cadre MODEVES (MOdel-based DEsign Verification for Embedded Systems) pour prendre en charge simultanément l'ABV statique et dynamique. En particulier, les diagrammes UML (Unified Modeling Language) et SysML (Systems Modeling Language) sont utilisés pour modéliser les exigences structurelles et comportementales. De plus, le NLCTL (Natural Language for Computation Tree Logic) est proposé pour inclure les exigences de vérification pour l'ABV statique tandis que le SVOCL (SystemVerilog in Object Constraint Language) est utilisé pour représenter les contraintes de vérification dynamiques. Un moteur de transformation open source est développé pour générer automatiquement le code SystemVerilog Register Transfer Level (RTL), le modèle Timed Automata, les assertions SystemVerilog et les assertions Computation Tree Logic (CTL) avec des pertes de transformation minimales. L'importance du cadre MODEVES est établie à travers plusieurs études de cas et l'analyse quantitative montre une amélioration de près de 100% de la productivité de la conception, par rapport aux implémentations conventionnelles de bas niveau.
La mejora de la productividad y la reducción del tiempo de comercialización son requisitos esenciales para el desarrollo de sistemas integrados modernos y, por lo tanto, la verificación completa y oportuna del diseño es fundamental. La verificación basada en la aserción (ABV) es un paradigma reconocido para lograr oportunamente una cobertura de prueba óptima, ya sea a través de técnicas estáticas o dinámicas. Sin embargo, la principal limitación con ABV es su complejidad de implementación heredada de bajo nivel. Para simplificar su ejecución, varios enfoques de Ingeniería de Sistemas Basados en Modelos proporcionan una capa de abstracción más alta. Sin embargo, los requisitos de verificación completos, dirigidos al ABV estático y dinámico al mismo tiempo en un marco unificado, no se están abordando. Además, el soporte de verificación dinámica se proporciona a través de algunos lenguajes tradicionales (como C, Verilog) donde no se pueden explotar las funciones avanzadas de ABV. En consecuencia, este artículo presenta el marco MODEVES (MOdel-based DEsign Verification for Embedded Systems) para admitir simultáneamente el ABV estático y dinámico. Particularmente, los diagramas UML (Lenguaje de modelado unificado) y SysML (Lenguaje de modelado de sistemas) se utilizan para modelar los requisitos estructurales y de comportamiento. Además, se propone que el NLCTL (Natural Language for Computation Tree Logic) incluya los requisitos de verificación para ABV estático, mientras que el SVOCL (SystemVerilog in Object Constraint Language) se utiliza para representar las restricciones de verificación dinámica. Se desarrolla un motor de transformación de código abierto para generar automáticamente el código SystemVerilog Register Transfer Level (RTL), el modelo Timed Automata, las afirmaciones SystemVerilog y las afirmaciones Computation Tree Logic (CTL) con pérdidas de transformación mínimas. La importancia del marco MODEVES se establece a través de varios estudios de caso y el análisis cuantitativo muestra una mejora de casi el 100% en la productividad del diseño, en comparación con las implementaciones convencionales de bajo nivel.
The improved productivity and reduced time-to-market are essential requirements for the development of modern embedded systems and, therefore, the comprehensive as well as timely design verification is critical. Assertion Based Verification (ABV) is a renowned paradigm to timely achieve an optimum test coverage, either through static or dynamic techniques. However, the major limitation with ABV is its inherited low-level implementation complexity. In order to simplify its execution, various Model Based System Engineering approaches provide a higher abstraction layer. Nevertheless, the complete verification requirements, targeting the static as well as dynamic ABV at the same time in a unified framework, are not being addressed. Furthermore, the dynamic verification support is provided through some traditional languages (like C, Verilog) where the advanced ABV features cannot be exploited. Consequently, this article introduces the MODEVES (MOdel-based DEsign Verification for Embedded Systems) framework to simultaneously support the static and dynamic ABV. Particularly, the UML (Unified Modeling Language) and SysML (Systems Modeling Language) diagrams are used to model the structural and behavioral requirements. Moreover, the NLCTL (Natural Language for Computation Tree Logic) is proposed to include the verification requirements for static ABV while the SVOCL (SystemVerilog in Object Constraint Language) is used to represent the dynamic verification constraints. An open source transformation engine is developed to automatically generate the SystemVerilog Register Transfer Level (RTL) code, Timed Automata model, SystemVerilog assertions and Computation Tree Logic (CTL) assertions with minimum transformation losses. The significance of the MODEVES framework is established through several case studies and the quantitative analysis shows an improvement of almost 100% in design productivity, as compared to the conventional low-level implementations.
يعد تحسين الإنتاجية وتقليل وقت الوصول إلى السوق من المتطلبات الأساسية لتطوير الأنظمة المدمجة الحديثة، وبالتالي، فإن التحقق الشامل وفي الوقت المناسب من التصميم أمر بالغ الأهمية. التحقق القائم على التأكيد (ABV) هو نموذج مشهور لتحقيق تغطية اختبار مثالية في الوقت المناسب، إما من خلال تقنيات ثابتة أو ديناميكية. ومع ذلك، فإن القيد الرئيسي مع ABV هو تعقيد التنفيذ منخفض المستوى الموروث. من أجل تبسيط تنفيذها، توفر مناهج هندسة النظم القائمة على النماذج المختلفة طبقة تجريدية أعلى. ومع ذلك، لا يتم تناول متطلبات التحقق الكاملة، التي تستهدف ABV الثابتة والديناميكية في نفس الوقت في إطار موحد. علاوة على ذلك، يتم توفير دعم التحقق الديناميكي من خلال بعض اللغات التقليدية (مثل C و Verilog) حيث لا يمكن استغلال ميزات ABV المتقدمة. وبالتالي، تقدم هذه المقالة إطار عمل MODEVES (التحقق من التصميم القائم على النماذج للأنظمة المضمنة) لدعم ABV الثابت والديناميكي في وقت واحد. على وجه الخصوص، يتم استخدام مخططات UML (لغة النمذجة الموحدة) و SysML (لغة نمذجة الأنظمة) لنمذجة المتطلبات الهيكلية والسلوكية. علاوة على ذلك، يُقترح أن تتضمن NLCTL (اللغة الطبيعية لمنطق شجرة الحساب) متطلبات التحقق لـ ABV الثابت بينما يتم استخدام SVOCL (SystemVerilog في لغة قيد الكائن) لتمثيل قيود التحقق الديناميكية. تم تطوير محرك تحويل مفتوح المصدر لإنشاء رمز مستوى نقل سجل SystemVerilog (RTL) تلقائيًا، ونموذج Timed Automata، وتأكيدات SystemVerilog وتأكيدات منطق شجرة الحساب (CTL) مع الحد الأدنى من خسائر التحويل. يتم تحديد أهمية إطار عمل MODEVES من خلال العديد من دراسات الحالة ويظهر التحليل الكمي تحسنًا بنسبة 100 ٪ تقريبًا في إنتاجية التصميم، مقارنة بالتطبيقات التقليدية منخفضة المستوى.
Druh dokumentu: Article
Other literature type
ISSN: 2169-3536
DOI: 10.1109/access.2020.2999544
DOI: 10.60692/vwjkf-47d53
DOI: 10.60692/bzjks-f9h13
Prístupová URL adresa: https://ieeexplore.ieee.org/ielx7/6287639/8948470/09106379.pdf
https://doaj.org/article/e3286aac4042452f86908b745096c840
https://dblp.uni-trier.de/db/journals/access/access8.html#AnwarRANKB20
https://ieeexplore.ieee.org/document/9106379/
Rights: CC BY
Prístupové číslo: edsair.doi.dedup.....a63bf4b6edf22c8a44b8fbd34319c12b
Databáza: OpenAIRE
Popis
Abstrakt:L'amélioration de la productivité et la réduction des délais de mise sur le marché sont des exigences essentielles pour le développement de systèmes embarqués modernes et, par conséquent, la vérification complète et rapide de la conception est essentielle. La vérification basée sur l'assertion (VBA) est un paradigme renommé pour atteindre en temps opportun une couverture de test optimale, que ce soit par des techniques statiques ou dynamiques. Cependant, la principale limitation de l'ABV est sa complexité héritée de mise en œuvre de bas niveau. Afin de simplifier son exécution, diverses approches d'ingénierie système basées sur des modèles fournissent une couche d'abstraction plus élevée. Néanmoins, les exigences de vérification complètes, ciblant à la fois l'ABV statique et dynamique dans un cadre unifié, ne sont pas abordées. En outre, la prise en charge de la vérification dynamique est fournie par le biais de certains langages traditionnels (comme C, Verilog) où les fonctionnalités ABV avancées ne peuvent pas être exploitées. Par conséquent, cet article introduit le cadre MODEVES (MOdel-based DEsign Verification for Embedded Systems) pour prendre en charge simultanément l'ABV statique et dynamique. En particulier, les diagrammes UML (Unified Modeling Language) et SysML (Systems Modeling Language) sont utilisés pour modéliser les exigences structurelles et comportementales. De plus, le NLCTL (Natural Language for Computation Tree Logic) est proposé pour inclure les exigences de vérification pour l'ABV statique tandis que le SVOCL (SystemVerilog in Object Constraint Language) est utilisé pour représenter les contraintes de vérification dynamiques. Un moteur de transformation open source est développé pour générer automatiquement le code SystemVerilog Register Transfer Level (RTL), le modèle Timed Automata, les assertions SystemVerilog et les assertions Computation Tree Logic (CTL) avec des pertes de transformation minimales. L'importance du cadre MODEVES est établie à travers plusieurs études de cas et l'analyse quantitative montre une amélioration de près de 100% de la productivité de la conception, par rapport aux implémentations conventionnelles de bas niveau.<br />La mejora de la productividad y la reducción del tiempo de comercialización son requisitos esenciales para el desarrollo de sistemas integrados modernos y, por lo tanto, la verificación completa y oportuna del diseño es fundamental. La verificación basada en la aserción (ABV) es un paradigma reconocido para lograr oportunamente una cobertura de prueba óptima, ya sea a través de técnicas estáticas o dinámicas. Sin embargo, la principal limitación con ABV es su complejidad de implementación heredada de bajo nivel. Para simplificar su ejecución, varios enfoques de Ingeniería de Sistemas Basados en Modelos proporcionan una capa de abstracción más alta. Sin embargo, los requisitos de verificación completos, dirigidos al ABV estático y dinámico al mismo tiempo en un marco unificado, no se están abordando. Además, el soporte de verificación dinámica se proporciona a través de algunos lenguajes tradicionales (como C, Verilog) donde no se pueden explotar las funciones avanzadas de ABV. En consecuencia, este artículo presenta el marco MODEVES (MOdel-based DEsign Verification for Embedded Systems) para admitir simultáneamente el ABV estático y dinámico. Particularmente, los diagramas UML (Lenguaje de modelado unificado) y SysML (Lenguaje de modelado de sistemas) se utilizan para modelar los requisitos estructurales y de comportamiento. Además, se propone que el NLCTL (Natural Language for Computation Tree Logic) incluya los requisitos de verificación para ABV estático, mientras que el SVOCL (SystemVerilog in Object Constraint Language) se utiliza para representar las restricciones de verificación dinámica. Se desarrolla un motor de transformación de código abierto para generar automáticamente el código SystemVerilog Register Transfer Level (RTL), el modelo Timed Automata, las afirmaciones SystemVerilog y las afirmaciones Computation Tree Logic (CTL) con pérdidas de transformación mínimas. La importancia del marco MODEVES se establece a través de varios estudios de caso y el análisis cuantitativo muestra una mejora de casi el 100% en la productividad del diseño, en comparación con las implementaciones convencionales de bajo nivel.<br />The improved productivity and reduced time-to-market are essential requirements for the development of modern embedded systems and, therefore, the comprehensive as well as timely design verification is critical. Assertion Based Verification (ABV) is a renowned paradigm to timely achieve an optimum test coverage, either through static or dynamic techniques. However, the major limitation with ABV is its inherited low-level implementation complexity. In order to simplify its execution, various Model Based System Engineering approaches provide a higher abstraction layer. Nevertheless, the complete verification requirements, targeting the static as well as dynamic ABV at the same time in a unified framework, are not being addressed. Furthermore, the dynamic verification support is provided through some traditional languages (like C, Verilog) where the advanced ABV features cannot be exploited. Consequently, this article introduces the MODEVES (MOdel-based DEsign Verification for Embedded Systems) framework to simultaneously support the static and dynamic ABV. Particularly, the UML (Unified Modeling Language) and SysML (Systems Modeling Language) diagrams are used to model the structural and behavioral requirements. Moreover, the NLCTL (Natural Language for Computation Tree Logic) is proposed to include the verification requirements for static ABV while the SVOCL (SystemVerilog in Object Constraint Language) is used to represent the dynamic verification constraints. An open source transformation engine is developed to automatically generate the SystemVerilog Register Transfer Level (RTL) code, Timed Automata model, SystemVerilog assertions and Computation Tree Logic (CTL) assertions with minimum transformation losses. The significance of the MODEVES framework is established through several case studies and the quantitative analysis shows an improvement of almost 100% in design productivity, as compared to the conventional low-level implementations.<br />يعد تحسين الإنتاجية وتقليل وقت الوصول إلى السوق من المتطلبات الأساسية لتطوير الأنظمة المدمجة الحديثة، وبالتالي، فإن التحقق الشامل وفي الوقت المناسب من التصميم أمر بالغ الأهمية. التحقق القائم على التأكيد (ABV) هو نموذج مشهور لتحقيق تغطية اختبار مثالية في الوقت المناسب، إما من خلال تقنيات ثابتة أو ديناميكية. ومع ذلك، فإن القيد الرئيسي مع ABV هو تعقيد التنفيذ منخفض المستوى الموروث. من أجل تبسيط تنفيذها، توفر مناهج هندسة النظم القائمة على النماذج المختلفة طبقة تجريدية أعلى. ومع ذلك، لا يتم تناول متطلبات التحقق الكاملة، التي تستهدف ABV الثابتة والديناميكية في نفس الوقت في إطار موحد. علاوة على ذلك، يتم توفير دعم التحقق الديناميكي من خلال بعض اللغات التقليدية (مثل C و Verilog) حيث لا يمكن استغلال ميزات ABV المتقدمة. وبالتالي، تقدم هذه المقالة إطار عمل MODEVES (التحقق من التصميم القائم على النماذج للأنظمة المضمنة) لدعم ABV الثابت والديناميكي في وقت واحد. على وجه الخصوص، يتم استخدام مخططات UML (لغة النمذجة الموحدة) و SysML (لغة نمذجة الأنظمة) لنمذجة المتطلبات الهيكلية والسلوكية. علاوة على ذلك، يُقترح أن تتضمن NLCTL (اللغة الطبيعية لمنطق شجرة الحساب) متطلبات التحقق لـ ABV الثابت بينما يتم استخدام SVOCL (SystemVerilog في لغة قيد الكائن) لتمثيل قيود التحقق الديناميكية. تم تطوير محرك تحويل مفتوح المصدر لإنشاء رمز مستوى نقل سجل SystemVerilog (RTL) تلقائيًا، ونموذج Timed Automata، وتأكيدات SystemVerilog وتأكيدات منطق شجرة الحساب (CTL) مع الحد الأدنى من خسائر التحويل. يتم تحديد أهمية إطار عمل MODEVES من خلال العديد من دراسات الحالة ويظهر التحليل الكمي تحسنًا بنسبة 100 ٪ تقريبًا في إنتاجية التصميم، مقارنة بالتطبيقات التقليدية منخفضة المستوى.
ISSN:21693536
DOI:10.1109/access.2020.2999544