Test Power Reduction through Reordering Algorithm Implementation and Advancements in BIST Architecture
Uloženo v:
| Název: | Test Power Reduction through Reordering Algorithm Implementation and Advancements in BIST Architecture |
|---|---|
| Autoři: | V. Govindaraj, S. Dhanasekar |
| Zdroj: | IETE Journal of Research. 70:7513-7525 |
| Informace o vydavateli: | Informa UK Limited, 2024. |
| Rok vydání: | 2024 |
| Druh dokumentu: | Article |
| Jazyk: | English |
| ISSN: | 0974-780X 0377-2063 |
| DOI: | 10.1080/03772063.2024.2352146 |
| Přístupové číslo: | edsair.doi...........dceefeb7c2320a5d936e66822dd4f91d |
| Databáze: | OpenAIRE |
Full Text Finder 
Nájsť tento článok vo Web of Science Buďte první, kdo okomentuje tento záznam!