A pipeline analog-to-digital converter in 180 nm CMOS
Uložené v:
| Názov: | A pipeline analog-to-digital converter in 180 nm CMOS |
|---|---|
| Autori: | Pilipko, Mikhail, Morozov, Dmitry |
| Informácie o vydavateľovi: | Computing, Telecommunication and Control, 2025. |
| Rok vydania: | 2025 |
| Predmety: | bootstrapped switch, redundant stage, pipeline ADC, time interleaving, analog-to-digital converter, конвейерный АЦП, каскад с избыточностью, аналого-цифровой преобразователь, ключ с постоянным сопротивлением, временное перемежение |
| Popis: | Представлен конвейерный аналого-цифровой преобразователь (АЦП), который выполнен по 180 нм комплементарной металл-оксид-полупроводник (КМОП) технологии с напряжением питания 1,8 В от компании АО «Микрон». Схема АЦП состоит из устройства выборки и хранения, каскадов с избыточностью (8 уровней квантования в первом каскаде, 6 уровней в каскадах 2–6), оконечного АЦП с разрядностью 3 бита, а также схем синхронизации, сумматора и мультиплексоров для вывода либо прямого 16-разрядного двоичного кода, либо кода каскадов с избытком. Конвейер реализован как схема на переключаемых конденсаторах с использованием операционных транскондуктивных усилителей. Моделирование АЦП во временной области проводилось в среде аналогового проектирования Virtuoso компании Cadence DS. Тактовая частота была равна 50 МГц. Потребляемая мощность составила около 52 мВт, были достигнуты следующие основные характеристики: SINAD = 74,6 дБ (ENOB = 12 бит) и SFDR = 75,3 дБ. A pipelined analog-to-digital converter (ADC) is presented, which was designed using 180 nm complementary metal-oxide semiconductor (CMOS) technology with a supply voltage of 1.8 V from Micron JSC. The ADC circuit consists of a sample-and-hold device, an 8-level redundant stage, five 6-level redundant pipeline stages, a back-end 3-bit ADC, as well as synchronization circuits, an adder and multiplexers to get at the output the 16-bit direct binary code of the whole ADC or the redundant code from first to fifth stages. The pipeline is implemented as a switched-capacitor circuit using operational transconductance amplifiers. The simulation of the ADC in the time domain in the Virtuoso analog design environment from Cadence DS was performed. The clock frequency was set to 50 MHz. The power consumption was about 52 mW, the following main characteristics were achieved: SINAD = 74.6 dB (ENOB = 12 bits) and SFDR = 75.3 dB. |
| Druh dokumentu: | Other literature type |
| Jazyk: | English |
| DOI: | 10.18721/jcstcs.18209 |
| Prístupové číslo: | edsair.doi...........38bfd65afe848dedd0ba25b4a23ec526 |
| Databáza: | OpenAIRE |
Nájsť tento článok vo Web of Science | Abstrakt: | Представлен конвейерный аналого-цифровой преобразователь (АЦП), который выполнен по 180 нм комплементарной металл-оксид-полупроводник (КМОП) технологии с напряжением питания 1,8 В от компании АО «Микрон». Схема АЦП состоит из устройства выборки и хранения, каскадов с избыточностью (8 уровней квантования в первом каскаде, 6 уровней в каскадах 2–6), оконечного АЦП с разрядностью 3 бита, а также схем синхронизации, сумматора и мультиплексоров для вывода либо прямого 16-разрядного двоичного кода, либо кода каскадов с избытком. Конвейер реализован как схема на переключаемых конденсаторах с использованием операционных транскондуктивных усилителей. Моделирование АЦП во временной области проводилось в среде аналогового проектирования Virtuoso компании Cadence DS. Тактовая частота была равна 50 МГц. Потребляемая мощность составила около 52 мВт, были достигнуты следующие основные характеристики: SINAD = 74,6 дБ (ENOB = 12 бит) и SFDR = 75,3 дБ.<br />A pipelined analog-to-digital converter (ADC) is presented, which was designed using 180 nm complementary metal-oxide semiconductor (CMOS) technology with a supply voltage of 1.8 V from Micron JSC. The ADC circuit consists of a sample-and-hold device, an 8-level redundant stage, five 6-level redundant pipeline stages, a back-end 3-bit ADC, as well as synchronization circuits, an adder and multiplexers to get at the output the 16-bit direct binary code of the whole ADC or the redundant code from first to fifth stages. The pipeline is implemented as a switched-capacitor circuit using operational transconductance amplifiers. The simulation of the ADC in the time domain in the Virtuoso analog design environment from Cadence DS was performed. The clock frequency was set to 50 MHz. The power consumption was about 52 mW, the following main characteristics were achieved: SINAD = 74.6 dB (ENOB = 12 bits) and SFDR = 75.3 dB. |
|---|---|
| DOI: | 10.18721/jcstcs.18209 |