Suchergebnisse - acm: c.: computer system organisation/c.1: processor architectures/c.1.4: parallel architektury*

Proceedings of the 1989 ACM symposium on parallel algorithms and architectures

Quelle: Conference: Association for Computing Machinery (ACM) symposium on parallel algorithms and architectures, Santa Fe, NM (United States), 18-21 Jun 1989

Dateibeschreibung: Medium: X; Size: Pages: (434 p)

Zugangs-URL: http://www.osti.gov/scitech/biblio/5015495

Proceedings of the 2nd annual ACM symposium on parallel algorithms and architectures

Quelle: Conference: SPAA '90: 2nd annual Association for Computing Machinery (ACM) symposium on parallel algorithms and architectures, Island of Crete (Greece), 2-6 Jul 1990

Dateibeschreibung: Medium: X; Size: Pages: (417 p)

Zugangs-URL: http://www.osti.gov/scitech/biblio/5015823

Multi-core and Single-core Raspberry Pi Microprocessor's.

Alternate Title: Wielordzeniowe i jednordzeniowe mikroprocesory Raspberry Pi. (Polish)

Autoren: SAINUDDIN, Nurulidayu MOHD SULTAN, Juwita AZUANI, Mohamed

Quelle: Przegląd Elektrotechniczny; 2023, Vol. 99 Issue 1, p38-43, 6p

Schlagwörter: RASPBERRY Pi, CENTRAL processing units, MICROPROCESSORS, COMPUTER performance, COMPUTER multitasking, MULTICORE processors

Peephole optimalizátor pro konfigurovatelné architektury procesorů ; Peephole Optimizer for Configurable Processor Architectures

Autoren: Ministr, Martin Masařík, Karel Křoustek, Jakub

Weitere Verfasser: Ministr, Martin Masařík, Karel Křoustek, Jakub

Schlagwörter: peephole optimalizátor, peephole optimalizace, LLVM, backend, překladač, mikroprocesorová architektura, popis architektury, peephole optimizer, peephole optimization, compiler, microprocessor architecture, architecture description

Dateibeschreibung: text/html

Relation: MINISTR, M. Peephole optimalizátor pro konfigurovatelné architektury procesorů [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2012.; 79137; http://hdl.handle.net/11012/52891

Verfügbarkeit: http://hdl.handle.net/11012/52891

Analysis of FPGA accelerator architecture for Fast Statistical Convolutional Neural Network in real time Emotional Recognition System.

Alternate Title: Analiza architektury akceleratora FPGA dla szybkiej statystycznej sieci splotowej w systemie rozpoznawania emocji w czasie rzeczywistym. (Polish)

Autoren: Samson Immanuel, J. Manoj, G. Prince, Shajin et al.

Quelle: Przegląd Elektrotechniczny; 2021, Vol. 97 Issue 7, p132-134, 3p

Schlagwörter: DEEP learning, CONVOLUTIONAL neural networks, ARTIFICIAL intelligence, APPLICATION-specific integrated circuits, FIELD programmable gate arrays, ALGORITHMS

Automatické řízení výpočtu ve specializovaném výpočetním systému

Specialized Computer System Automatic Control

Autoren: Opálka, Jan

Thesis Advisors: Šátek, Václav, Kunovský, Jiří

Schlagwörter: řadič, floating point, integrator, numeric integration, mikroprocessor, pohyblivá řádová čárka, derivace, parallel architectures, Taylor series, numerická integrace, paralelní architektury, diferential equnation, controller, Taylorova řada, mikroprocesor, pevná řádová čárka, derivation, diferenciální rovnice, Booth algorithm, boothův algoritmus, integrátor, fixed point

Verfügbarkeit: http://www.nusl.cz/ntk/nusl-363728

Automatické řízení výpočtu ve specializovaném výpočetním systému ; Specialized Computer System Automatic Control

Autoren: Opálka, Jan Kunovský, Jiří Šátek, Václav

Weitere Verfasser: Opálka, Jan Kunovský, Jiří Šátek, Václav

Schlagwörter: derivace, diferenciální rovnice, Taylorova řada, mikroprocesor, numerická integrace, pevná řádová čárka, pohyblivá řádová čárka, integrátor, řadič, boothův algoritmus, paralelní architektury, derivation, diferential equnation, Taylor series, mikroprocessor, numeric integration, fixed point, floating point, integrator, controller, Booth algorithm, parallel architectures

Dateibeschreibung: application/pdf; text/html

Relation: OPÁLKA, J. Automatické řízení výpočtu ve specializovaném výpočetním systému [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2016.; 103587; http://hdl.handle.net/11012/69421

Verfügbarkeit: http://hdl.handle.net/11012/69421

A Massively Parallel Adaptive Fast-Multipole Method on Heterogeneous Architectures

Weitere Verfasser: Biros, George [University of Texas, Austin]

Quelle: Conference: ACM/IEEE Supercomputing, Portland, OR, USA, 20091114, 20091114

Dateibeschreibung: Medium: X

Zugangs-URL: http://www.osti.gov/scitech/biblio/1033545

A Massively Parallel Adaptive Fast Multipole Method on Heterogeneous Architectures

Weitere Verfasser: Biros, George [University of Texas, Austin]

Quelle: Communications of the ACM; 55; 5

Dateibeschreibung: Medium: X; Size: 101

Zugangs-URL: http://www.osti.gov/scitech/biblio/1039644

Neighborhood - Adaptable Processor for Multi - Processing ; Hardware Architectures for Morphological Filters with Large Structuring Elements ; Číslicové architektury pro morfologické filtry s velkými strukturujícími elementy

Autoren: Bartovský, Jan Georgiev, Vjačeslav

Weitere Verfasser: Bartovský, Jan Georgiev, Vjačeslav

Schlagwörter: matematická morfologie, morfologický filtr, obvodová implementace, algoritmus, FPGA, mathematical morphology, morphological filter, hardware implementation, algorithm

Dateibeschreibung: 157 s.; application/pdf

Relation: 36922; http://hdl.handle.net/11025/5152

Verfügbarkeit: http://hdl.handle.net/11025/5152

Novel Methodology for Automated Generation of Flexible Hardware Architectures.

Alternate Title: Nowa metoda automatycznego generowania elastycznej architektury sprzętowej. (Polish)

Autoren: PEDRINO, Emerson Carlos GALLON, Igor Felipe VALENTE, Fredy João et al.

Quelle: Przegląd Elektrotechniczny; 2018, Vol. 94 Issue 4, p17-21, 5p

Schlagwörter: GENETIC programming, FIELD programmable gate arrays, VERILOG (Computer hardware description language), HIGH-Level Data Link Control (Computer network protocol), EVOLUTIONARY algorithms

Implementace generického procesoru v FPGA

Autoren: Mikušek, Petr Martínek, Tomáš Kořenek, Jan

Weitere Verfasser: Mikušek, Petr Martínek, Tomáš Kořenek, Jan

Schlagwörter: Virtex-II Pro, transport triggered architectures, processor architectures, VLIW, přenosem spouštěné architektury, VHDL, COMBO6X, FPGA, architektury procesorů

Dateibeschreibung: application/pdf; text/html

Zugangs-URL: http://hdl.handle.net/11012/54028

Využití architektury TRIPS pro řešení výpočetně náročných úloh

Autoren: Krutek, Roland Krumnikl, Michal Gaura, Jan

Weitere Verfasser: Krutek, Roland Krumnikl, Michal Gaura, Jan

Schlagwörter: TRIPS, Tera-op Reliable Intelligently Adaptive Processing System, EDGE, Explicit Data Graph Execution, procesorová architektura, paralelizmus, paralelní výpočty, polymorfní procesor, processor architecture, parallelism, parallel computation, polymorph processor

Dateibeschreibung: 1977663 bytes; application/pdf; application/octet-stream; text/plain; image/jpeg; downloadable_files_count: 5

Relation: OSD002; https://hdl.handle.net/10084/87594; S2724; KRU255_FEI_B2647_2612R025_2011

Verfügbarkeit: https://hdl.handle.net/10084/87594

Návrh pokročilé architektury procesoru v jazyce VHDL

Autoren: Slavík, Daniel Straka, Martin Šimek, Václav

Weitere Verfasser: Slavík, Daniel Straka, Martin Šimek, Václav

Schlagwörter: scalar, RAM, superscalar, návrh, design, procesor, cache, subscalar, VHDL, superskalární, processor, subskalární, skalární

Dateibeschreibung: application/pdf; text/html

Zugangs-URL: http://hdl.handle.net/11012/54277

Playable Serious Games for Studying and Programming Computational STEM and Informatics Applications of Distributed and Parallel Computer Architectures

Autoren: Amenyo, John-Thones

Quelle: Journal of Educational Computing Research. 2012 47(4):351-370.

Peer Reviewed: Y

Page Count: 20

Descriptors: Educational Games, Computer Games, Computer Uses in Education, Programming, Information Science, Computer Science Education, Computer System Design, STEM Education, Professional Personnel, Training Methods, Instructional Materials, Educational Strategies, Computer Simulation, College Instruction

Zugangs-URL: https://baywood.metapress.com/link.asp?target=contribution&id=C382164612W4M379

Implementace generického procesoru v FPGA ; Implementation of Generic Processor in FPGA

Autoren: Mikušek, Petr Martínek, Tomáš Kořenek, Jan

Weitere Verfasser: Mikušek, Petr Martínek, Tomáš Kořenek, Jan

Schlagwörter: přenosem spouštěné architektury, VLIW, architektury procesorů, VHDL, COMBO6X, FPGA, Virtex-II Pro, transport triggered architectures, processor architectures

Dateibeschreibung: application/pdf; text/html

Relation: MIKUŠEK, P. Implementace generického procesoru v FPGA [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. .; 15302; http://hdl.handle.net/11012/54028

Verfügbarkeit: http://hdl.handle.net/11012/54028

The Study of the Influence of Architecture on Effectiveness of Deep Neural Networks Training.

Alternate Title: Badania wpływu architektury na skuteczność uczenia głębokich sieci neuronowych. (Polish)

Autoren: Kolbusz, Janusz Różycki, Paweł Bartczak, Tomasz

Quelle: Zeszyty Naukowe Uczelni Vistula/ Vistula University Working Papers; 2018, Vol. 59 Issue 2, p60-71, 12p

Schlagwörter: NEURAL circuitry, DEEP learning, COMPUTER network architectures, INFORMATION technology industry, COMPUTER training

IMPACT OF FRAME ARCHITECTURE ON ROAD TRAFFIC SAFETY MANAGEMENT.

Alternate Title: WPŁYW ZASTOSOWANIA ARCHITEKTURY FRAME NA ZARZĄDZANIE BEZPIECZEŃSTWEM RUCHU DROGOWEGO. (Polish)

Autoren: Szewczyk, Sylwia Siergiejczyk, Mirosław Krzykowska, Karolina

Quelle: Journal of Konbin; Oct2017, Vol. 43 Issue 1, p343-352, 10p

Schlagwörter: TRAFFIC engineering & the environment, KNOWLEDGE transfer, TRAFFIC safety, COMPUTER network architectures, INTELLIGENT transportation systems

A Down-to-Earth Educational Operating System for Up-in-the-Cloud Many-Core Architectures

Autoren: Ziwisky, Michael Persohn, Kyle Brylow, Dennis

Quelle: ACM Transactions on Computing Education. Jan 2013 13(1).

Peer Reviewed: Y

Page Count: 12

Descriptors: Computer Software, Technology Uses in Education, Information Management, Computer Science, Laboratory Experiments, Undergraduate Study, Delivery Systems, Technological Advancement

Modelování práce procesorů v multiprocesorovém operačním systému ; Modeling processor work in multiprocessor operating system

Autoren: Fila, Jan Čapek, Jan Horák, Oldřich

Weitere Verfasser: Fila, Jan Čapek, Jan Horák, Oldřich

Schlagwörter: Paralelní systémy, SMP, sdílená paměť, HPSim, Parallel systems, shared memory

Dateibeschreibung: 61 s.; 2012730 bytes; application/pdf; application/octet-stream

Relation: Univerzitní knihovna (sklad); http://hdl.handle.net/10195/39395; D24672

Verfügbarkeit: http://hdl.handle.net/10195/39395