Výsledky vyhľadávania - "systemverilog assertions"

A Unified Model-Based Framework for the Simplified Execution of Static and Dynamic Assertion-Based Verification

Autori: Muhammad Waseem Anwar Muhammad Rashid Farooque Azam a ďalší

Zdroj: IEEE Access, Vol 8, Pp 104407-104431 (2020)

Predmety: Runtime Verification, 02 engineering and technology, Model Checking, Model Consistency, Safety Verification, Functional verification, computation tree logic, 0202 electrical engineering, electronic engineering, information engineering, Model-Driven Engineering in Software Development, Unified Modeling Language, Embedded system, Software construction, Model Transformation, systemverilog assertions, Reconfigurable Computing Systems and Design Methods, Static analysis, Computer science, Verilog, TK1-9971, Programming language, Field-programmable gate array, Assertion based verification, Formal verification, Computational Theory and Mathematics, Hardware and Architecture, timed automata, Computer Science, Physical Sciences, Systems Modeling Language, Software system, model based system engineering, embedded systems, Electrical engineering. Electronics. Nuclear engineering, High-level verification, Software, Formal Methods in Software Verification and Control

Prístupová URL adresa: https://ieeexplore.ieee.org/ielx7/6287639/8948470/09106379.pdf
https://doaj.org/article/e3286aac4042452f86908b745096c840
https://dblp.uni-trier.de/db/journals/access/access8.html#AnwarRANKB20
https://ieeexplore.ieee.org/document/9106379/

(Security) Assertions by Large Language Models

Autori: Kande, Rahul Pearce, Hammond Tan, Benjamin a ďalší

Predmety: LLM, Hardware Assertions, SystemVerilog Assertions, Security Assertions, LLMs or Code Generation, Evaluating LLMs, Evaluation Framework

Relation: https://zenodo.org/records/15307378; oai:zenodo.org:15307378; https://doi.org/10.1109/TIFS.2024.3372809

Dostupnosť: https://doi.org/10.1109/TIFS.2024.3372809
https://zenodo.org/records/15307378

Formaln­ verifikace RISC-V procesoru s vyuit­m Questa PropCheck

Formal verification of RISC-V processor with Questa PropCheck

Autori: Javor, Adrin

Thesis Advisors: Fujcik, Lukáš, Dvořák, Vojtěch

Predmety: RISC-V, model checking, Questa PropCheck, Formal verification, SystemVerilog assertions

Dostupnosť: http://www.nusl.cz/ntk/nusl-413219

Verifikace ASIP založena na formálních tvrzeních

Assertion-Based Verification of ASIP

Autori: Šulek, Jakub

Thesis Advisors: Dolíhal, Luděk, Zachariášová, Marcela

Predmety: veri cation environment, procesor s aplikačně-specifi ckou instrukční sadou, assertion-based verifi cation, application-specifi c instruction set processor, SystemVerilog Assertions, veri fikační prostředí, verifi kace založena na formálních tvrzeních

Dostupnosť: http://www.nusl.cz/ntk/nusl-264941

Formalní verifikace RISC-V procesoru s využitím Questa PropCheck ; Formal verification of RISC-V processor with Questa PropCheck

Autori: Javor, Adrián Dvořák, Vojtěch Fujcik, Lukáš

Prispievatelia: Javor, Adrián Dvořák, Vojtěch Fujcik, Lukáš

Predmety: Formálna verifikácia, RISC-V, Questa PropCheck, kontrola modelu, SystemVerilog assertions, Formal verification, model checking

Popis súboru: application/pdf; application/zip; text/html

Relation: 127356; http://hdl.handle.net/11012/189360

Dostupnosť: http://hdl.handle.net/11012/189360

Verifikace ASIP založena na formálních tvrzeních ; Assertion-Based Verification of ASIP

Autori: Šulek, Jakub Zachariášová, Marcela Dolíhal, Luděk

Prispievatelia: Šulek, Jakub Zachariášová, Marcela Dolíhal, Luděk

Predmety: SystemVerilog Assertions, verifi kace založena na formálních tvrzeních, procesor s aplikačně-specifi ckou instrukční sadou, veri fikační prostředí, assertion-based verifi cation, application-specifi c instruction set processor, veri cation environment

Popis súboru: application/pdf; text/html

Relation: ŠULEK, J. Verifikace ASIP založena na formálních tvrzeních [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2015.; 88685; http://hdl.handle.net/11012/64042

Dostupnosť: http://hdl.handle.net/11012/64042

A Methodology for Hardware Design and Verification of Architectures for Channel Equalization

Autori: Patel, Virendra Rameshbhai Dr. Winser E. Alexander, Committee Chair Dr. Rhett W. Davis, Committee Member a ďalší

Prispievatelia: Patel, Virendra Rameshbhai Dr. Winser E. Alexander, Committee Chair Dr. Rhett W. Davis, Committee Member a ďalší

Predmety: MIMO, SVA, SystemVerilog, Channel Equalization, Freqeuncy selective channels, Flat fading channel, Verification, system-level design flow, SystemC, Least Mean Square, productivity gap, traditional design flow, SystemC cycle accurate model, Multi Input Multi Output, System Level Design, Hardware Design, SystemVerilog Assertions, cycle accurate, Conjugate Gradient, CDMA, MIMO channels

Relation: etd-12012005-180625; http://www.lib.ncsu.edu/resolver/1840.16/972

Dostupnosť: http://www.lib.ncsu.edu/resolver/1840.16/972

Formalní verifikace RISC-V procesoru s využitím Questa PropCheck

Autori: Javor, Adrián Dvořák, Vojtěch Fujcik, Lukáš

Prispievatelia: Javor, Adrián Dvořák, Vojtěch Fujcik, Lukáš

Predmety: Formal verification, Formálna verifikácia, kontrola modelu, SystemVerilog assertions, RISC-V, model checking, Questa PropCheck

Popis súboru: application/pdf; application/zip; text/html

Prístupová URL adresa: http://hdl.handle.net/11012/189360

Verifikace ASIP založena na formálních tvrzeních

Autori: Šulek, Jakub Zachariášová, Marcela Dolíhal, Luděk

Prispievatelia: Šulek, Jakub Zachariášová, Marcela Dolíhal, Luděk

Predmety: veri fikační prostředí, assertion-based verifi cation, application-specifi c instruction set processor, procesor s aplikačně-specifi ckou instrukční sadou, verifi kace založena na formálních tvrzeních, veri cation environment, SystemVerilog Assertions

Popis súboru: application/pdf; text/html

Prístupová URL adresa: http://hdl.handle.net/11012/64042

Formalní verifikace RISC-V procesoru s využitím Questa PropCheck

Autori: Dvořák, Vojtěch Fujcik, Lukáš Javor, Adrián

Témy: Formálna verifikácia, RISC-V, Questa PropCheck, kontrola modelu, SystemVerilog assertions, Formal verification, model checking, Text

URL: http://hdl.handle.net/11012/189360

Verifikace ASIP založena na formálních tvrzeních

Autori: Zachariášová, Marcela Dolíhal, Luděk Šulek, Jakub

Témy: SystemVerilog Assertions, verifi kace založena na formálních tvrzeních, procesor s aplikačně-specifi ckou instrukční sadou, veri fikační prostředí, assertion-based verifi cation, application-specifi c instruction set processor, veri cation environment, Text

URL: http://hdl.handle.net/11012/64042

Verifikace ASIP založena na formálních tvrzeních

Autori: Zachariášová, Marcela Dolíhal, Luděk Šulek, Jakub

Témy: SystemVerilog Assertions, verifi kace založena na formálních tvrzeních, procesor s aplikačně-specifi ckou instrukční sadou, veri fikační prostředí, assertion-based verifi cation, application-specifi c instruction set processor, veri cation environment, Text

URL: http://hdl.handle.net/11012/64042

Verifikace ASIP založena na formálních tvrzeních

Autori: Zachariášová, Marcela Dolíhal, Luděk Šulek, Jakub

Témy: SystemVerilog Assertions, verifi kace založena na formálních tvrzeních, procesor s aplikačně-specifi ckou instrukční sadou, veri fikační prostředí, assertion-based verifi cation, application-specifi c instruction set processor, veri cation environment, Text

URL: http://hdl.handle.net/11012/64042

Formalní verifikace RISC-V procesoru s využitím Questa PropCheck

Autori: Dvořák, Vojtěch Fujcik, Lukáš Javor, Adrián

Témy: Formálna verifikácia, RISC-V, Questa PropCheck, kontrola modelu, SystemVerilog assertions, Formal verification, model checking, Text

URL: http://hdl.handle.net/11012/189360

Formalní verifikace RISC-V procesoru s využitím Questa PropCheck

Autori: Dvořák, Vojtěch Fujcik, Lukáš

Témy: Formálna verifikácia, RISC-V, Questa PropCheck, kontrola modelu, SystemVerilog assertions, Formal verification, model checking, Text

URL: http://hdl.handle.net/11012/189360

Verifikace ASIP založena na formálních tvrzeních

Autori: Zachariášová, Marcela Dolíhal, Luděk

Témy: SystemVerilog Assertions, verifi kace založena na formálních tvrzeních, procesor s aplikačně-specifi ckou instrukční sadou, veri fikační prostředí, assertion-based verifi cation, application-specifi c instruction set processor, veri cation environment, Text

URL: http://hdl.handle.net/11012/64042

Verifikace ASIP založena na formálních tvrzeních

Autori: Zachariášová, Marcela Dolíhal, Luděk

Témy: SystemVerilog Assertions, verifi kace založena na formálních tvrzeních, procesor s aplikačně-specifi ckou instrukční sadou, veri fikační prostředí, assertion-based verifi cation, application-specifi c instruction set processor, veri cation environment, Text

URL: http://hdl.handle.net/11012/64042

Verifikace ASIP založena na formálních tvrzeních

Autori: Zachariášová, Marcela Dolíhal, Luděk

Témy: SystemVerilog Assertions, verifi kace založena na formálních tvrzeních, procesor s aplikačně-specifi ckou instrukční sadou, veri fikační prostředí, assertion-based verifi cation, application-specifi c instruction set processor, veri cation environment, Text

URL: http://hdl.handle.net/11012/64042

Formalní verifikace RISC-V procesoru s využitím Questa PropCheck

Autori: Dvořák, Vojtěch Fujcik, Lukáš

Témy: Formálna verifikácia, RISC-V, Questa PropCheck, kontrola modelu, SystemVerilog assertions, Formal verification, model checking, Text

URL: http://hdl.handle.net/11012/189360

Formalní verifikace RISC-V procesoru s využitím Questa PropCheck

Autori: Dvořák, Vojtěch Fujcik, Lukáš

Témy: Formálna verifikácia, RISC-V, Questa PropCheck, kontrola modelu, SystemVerilog assertions, Formal verification, model checking, Text

URL: http://hdl.handle.net/11012/189360